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-- 發布時間：2010-11-19 9:18:47
-- 嵌入式系統硬件抗干擾技術
摘要: 嵌入式系統中,抗干擾性能是系統可靠性的重要指標，結合自身的實踐，介紹電源、空間電磁、信號傳輸通道、印制板等方面抗干擾的幾種行之有效的辦法。同時提出正確選擇元器件的重要性，探討選擇方法。
關鍵詞:
嵌入式系統，硬件，抗干擾
1 引言
在嵌入式系統中，系統的抗干擾技術是系統可靠性的重要方面。一個系統的正確與否,不僅取決于系統的設計思想和方法，同時還取決于系統的抗干擾措施。
嵌入式系統的干擾源一般有三個渠道:一是空間干擾,電磁信號通過空間輻射進入系統；二是過程通道干擾，干擾信號通過與系統相連的前、后通道及與其它系統的連接通道進入，它疊加在有用信號之上，擾亂信號傳輸，使有效信號產生畸變。使得數據采集誤差加大，導致控制狀態失靈，導致程序運行失常；三是系統干擾，電磁信號通過供電通道進入系統或系統本身產生干擾。
雖然抗干擾問題是嵌入式系統在實際應用中最令人頭疼的問題，而且沒有一定之規,也沒有一成不變的方法,但若進行科學的分析并加以合理的設計，采取一定的措施，將系統的硬件和軟件結合起來,是可以有效地提高應用系統的可靠性的。隨著現代半導體技術的高速發展, 在嵌入式系統的設計中不斷地采用一些新的可靠性措施和抗干擾技術, 使其可靠性有了明顯的提高。本文結合自身的實踐,提出幾種硬件的抗干擾方法。
2 電源干擾及其抑制
由于嵌入式系統所處的工業環境，電機的起停、接觸器的通斷，往往會造成電源電壓波動，必須采取有效措施進行抑制。
用壓敏電阻抑制尖峰、浪涌電壓。壓敏電阻兩端的電壓如超過其限定值時，電流會迅速增大，呈短路狀態，利用這一特點，可以用它吸收瞬間的尖峰、浪涌電壓。壓敏電阻并聯在電源變壓器的初、次級，加入壓敏電阻后，電源干擾造成嵌入式系統程序失控的可能性減小。設V為交流電壓有效值，則壓敏電壓的計算公式為：VIMA=1.56×32×V。
用濾波器抑制高頻干擾。市電中含有多種高次諧波，它們很容易經電源進入嵌入式系統，電源干擾可以以“共�！被颉安钅！狈绞酱嬖�。圖1是對共模和差模噪聲都有效的低通濾波器電路。其中，L1、L2、C1抑制差模噪聲；L3、C2、C3抑制共模噪聲。
圖1 濾波器電路
設計電源電壓監視電路。電源監視電路的設計是抗干擾的一個有效方法，如X25045、TT7705、MAX813L等芯片均可設計該電路。一般可達到以下功能：一是監視電源電壓瞬時短路、瞬時降壓、微秒級脈沖干擾和掉電；二是及時輸出供CPU接受的復位信號及中斷信號。
3 抑制空間電磁干擾
高頻電源、交流電源、強電設備、電弧產生的電火花，甚至雷電，都能產生電磁波，成為電磁干擾的噪聲源。對此可采取屏蔽技術。
屏蔽技術是利用金屬材料對于電磁波具有較好的吸收和反射能力來進行抗干擾的。將普通的信號線換為屏蔽線，屏蔽層良好接地，使現場中的干擾信號不容易串入系統中。
靜電屏蔽，即電場屏蔽，防止電場的耦合干擾；電磁屏蔽，即利用導電性良好的金屬在電磁場內產生渦流效應，防止高頻電磁場的干擾；磁屏蔽，采用高導材料，防止低頻磁通的干擾。
4 信號傳輸通道抗干擾
信號傳輸通道包括系統的前向通道和后向通道，對信號傳輸通道的可靠性設計可從以下幾個方面著手。
利用光電耦合器及濾波器對輸入、輸出信號采用光電隔離措施, 可將微處理器與前向通道、后向通道及其他部分從電氣上隔離開來, 有效地防止干擾的侵入。對電路板的輸入信號及源自高噪聲區的信號加濾波器濾波，進一步加強抗干擾性。
采用負載阻抗匹配的措施, 減小信號傳輸中的畸變。將高速CMOS 芯片輸出端通過一段長引線輸入高阻抗的另一電路輸入端, 反射現象就很嚴重, 它會引起信號畸變, 增加系統噪聲。對此可采用負載阻抗匹配的措施, 使傳輸線兩端的負載阻抗和源阻抗與傳輸線特性阻抗相等, 或在源端和負載端加入RLC 網絡與傳輸線的阻抗匹配, 消除數字信號在傳輸過程中由于反射、振鈴和交叉干擾作用而產生的畸變。
采用雙絞線傳輸減少傳輸線特性阻抗影響，傳輸線的特性阻抗分布參數必然會影響信號傳輸，當傳輸線較長時其阻抗不可忽視, 它的分布參數包括寄生電容和分布電感。此時為減少傳輸線特性阻抗的影響, 采用阻抗匹配雙絞線可實現阻抗匹配, 若同時與光電耦合器或者平衡輸入接收器和輸出驅動器聯合使用, 效果會更好。圖2 所示為雙絞線與光電耦合器配合使用的情況, 圖中光敏三極管引出基極接并聯RC電路, 其中R 取值10M Ω～ 20 MΩ, C取值10 pF～0.1μF, 三極管集電極接施密特門電路。
圖2 雙絞線與光電耦合器配合使用圖
此外, 在微處理器運行期間, 芯片的懸空引腳尤其是懸空輸入引腳常給系統帶來不可預測的控制紊亂, 因此為提高系統的穩定性需處理好未用懸置的引腳。通常可將微處理器未用引腳接高電平或接地, 或定義成輸出端; 未用的外部中斷接高電平; 未用的運放同相輸入端接地, 反相輸入端接輸出端等。
5 印制電路板可靠性和抗干擾設計
印制電路板是嵌入式系統中，器件、信號、電源線的高密度集合體，印刷電路板設計的好壞對抗干擾能力的影響很大。
設計時應合理走線、合理接地，三總線分開走線.。盡量將數字、模擬電路分開不懼和走線，電源線和地線應盡量加寬，同時使電源線、地線的走向與數據傳遞的方向一致。應盡量使用45°折線而不要使用90°折線，以減少高頻信號對外的發射與耦合，減少互感振蕩；將接地和屏蔽正確結合起來使用。
CPU、RAM、ROM 等主芯片以及VCC、GND之間接電解電容和瓷片電容；去掉高、低頻干擾脈沖；石英晶體振蕩器的外殼接地而不要走信號線，且要適當加大接地面積；時鐘線要盡量短，并用地線將時鐘區圈起來，使周圍電場盡可能地減小。
獨立系統結構，減少接插件與連線；輸入輸出驅動器件、功率放大器件應盡量靠近線路板邊的引出接插件；提高可靠性，減少故障率。
集成塊與插座接觸可靠,用雙簧插座，最好集成塊直接焊在印制板上，防止器件接觸不良。 信號的輸入、輸出端以使用光耦進行光電隔離為好。這樣既可以防止外圍器件動作時產生的回流沖擊系統，又可使輸入端的干擾信號沒有足夠的功率去干擾發光二極管的正常工作。
6 元器件提高可靠性的措施和方法
構成系統電路的基本單元是元器件，選擇質量好\\合適的元器件是抑制干擾的基本保證.現在市場上的很多元器件性能不是很好，甚至許多是經測試不合格的產品，一旦應用在有干擾的工作現場中，很容易受到干擾而不能正常工作.這是人們較易忽視而查找起來又較困難的一種情況。
6．1 微處理器的選擇
目前, 為了提高硬件系統自身的可靠性, 各制造商在單片機設計上采取了一系列措施。這些技術主要體現在: (1) 降低外時鐘頻率。(2) 低噪聲系列單片機。(3) 時鐘監測電路、“看門狗”技術與低電壓復位。(4) EFT 整形技術(Electrical Fast Transient) 等,而且各種先進技術還在不斷地發展和應用之中。因此, 要選用抗干擾能力較強，有看門狗的微處理器。
6．2 電源的選擇。
電源應選用能在較寬電網電壓范圍內波動的開關電源。主機部分和外圍電路分別采用不同的電源電路供電，供電電源的功率應充足，應使額定功率為正常運行時所需功率的1倍左右，這樣可減少電源本身產生的紋波和諧波干擾。
6．3 存儲器的選擇
采用非易失性存儲器。系統受到干擾的最大擔憂就是數據的丟失。目前，采用非易失性存儲器，可保證數據在電源掉電時不丟失。
6．4 電子元件的選擇
電阻器應盡可能選用金屬膜電阻，同時縮短接線長度。電容器的選擇，用于低頻、旁路場合的電容器，可以采用紙介電容器；在高頻和高壓電路中，應選用云母電容器或陶瓷電容器；在電源濾波或退耦電路中，用電解電容器。鋁電解電容易產生噪聲，鉭電容漏電小、穩定性好且頻率穩定，是首選的電容器件。
7 . 小結
本文討論了提高嵌入式系統硬件可靠性的幾種抗干擾技術。雖然軟件抗干擾技術本文沒有論述，但在工程應用中通常都是幾種抗干擾方法并用，互相補充，才能取得良好的效果。從根本上來說，硬件抗干擾是主動的,軟件抗干擾是被動的。細致分析干擾源,硬件和軟件抗干擾措施相結合，完善系統監控程序,則可以保證系統準確、可靠地運行.