| 以文本方式查看主題 - 曙海教育集團(tuán)論壇 (http://www.rfoamep.cn/bbs/index.asp) -- Allegro Cadence PCB設(shè)計 (http://www.rfoamep.cn/bbs/list.asp?boardid=42) ---- 提供從概念到市場的全程支持，Cadence高管解讀EDA行業(yè)新模式 (http://www.rfoamep.cn/bbs/dispbbs.asp?boardid=42&id=1888) |
| -- 作者：wangxinxin -- 發(fā)布時間：2010-11-30 9:43:14 -- 提供從概念到市場的全程支持，Cadence高管解讀EDA行業(yè)新模式 在半導(dǎo)體應(yīng)用廣泛的3C產(chǎn)品中，以手機(jī)、PDA為代表的數(shù)字消費(fèi)產(chǎn)品（Digital Consuner）的發(fā)展反映出半導(dǎo)體產(chǎn)業(yè)發(fā)展的趨勢：上市時間越來越短，成本要求不斷降低，同時多種功能的集成使SoC復(fù)雜度增加。因此，Cadence亞太區(qū)總裁居龍把“在最短時間，開發(fā)出最低成本、最復(fù)雜的產(chǎn)品”，稱為整個半導(dǎo)體產(chǎn)業(yè)面臨的共同故事。 商業(yè)挑戰(zhàn)面前，半導(dǎo)體產(chǎn)業(yè)的技術(shù)挑戰(zhàn)也愈加棘手。隨著集成電路工藝在從微米時代步入納米時代，如今要經(jīng)歷從90nm、65nm、45nm、32nm的工藝提升，同時物理現(xiàn)象也發(fā)生變化，不同的工藝帶來不同的設(shè)計挑戰(zhàn)。現(xiàn)在，最重要的挑戰(zhàn)是低功耗。漏電流是65nm面對的第一大問題，物理現(xiàn)象改變了，設(shè)計方法和工具也要改變。此外，良率、可靠性、高集成度都是技術(shù)方面的挑戰(zhàn)。 從概念到產(chǎn)品推向市場，EDA服務(wù)于產(chǎn)業(yè)鏈整合 半導(dǎo)體產(chǎn)業(yè)發(fā)展到今天，EDA作為IC設(shè)計不可或缺的支撐工具，要在“最短時間、開發(fā)出最低成本、最復(fù)雜的產(chǎn)品”，僅僅提供“點(diǎn)”工具是不夠的。 因此，居龍指出：“當(dāng)今，整個設(shè)計鏈（包括設(shè)計、制造、封裝）分工越來越細(xì)，F(xiàn)abless遠(yuǎn)遠(yuǎn)多于IDM（集成器件制造商），單個公司無法面對所有的工作，公司成功與否取決于產(chǎn)業(yè)鏈整合是否高效。從概念到市場，EDA工具要服務(wù)于產(chǎn)業(yè)鏈的整合，包括從系統(tǒng)級設(shè)計、物理實(shí)現(xiàn)、封裝設(shè)計、加工制造、PCB設(shè)計整個過程，都需要EDA工具的輔助支持。” 從概念到產(chǎn)品推向市場，整個電子設(shè)計分為幾塊：IC設(shè)計－>封裝設(shè)計－>IC制造－>PCB設(shè)計。“整個設(shè)計周期大概需要半年到一年時間，一個產(chǎn)品才可以推向市場。在IC制造、PCB設(shè)計環(huán)節(jié)等環(huán)節(jié)都存在一些技術(shù)設(shè)計挑戰(zhàn)，會影響到產(chǎn)品上市時間、良率。”該公司資深設(shè)計服務(wù)專家賴志廣講解了EDA的角色，“在整個設(shè)計流程中EDA都守候在一旁，提供一個輔助平臺，對所有產(chǎn)品設(shè)計流程中提供強(qiáng)有力的幫助。” Cadence的技術(shù)平臺分為5個不同的產(chǎn)品線，全面的設(shè)計工具可以提供從概念到產(chǎn)品實(shí)現(xiàn)最完整的解決方案。包括針對大規(guī)模、復(fù)雜、高性能的數(shù)字IC設(shè)計平臺Encounter；用于模擬、混合信號、RF集成電路設(shè)計的全定制設(shè)計平臺Virtuoso；支持最快、最有效大規(guī)模復(fù)雜芯片驗(yàn)證的功能驗(yàn)證平臺Incisive；面向目標(biāo)、按時完成系統(tǒng)協(xié)同設(shè)計的系統(tǒng)互聯(lián)設(shè)計平臺Allegro，以及在生產(chǎn)加工前進(jìn)行可信賴加工驗(yàn)證的可制造性設(shè)計技術(shù)。 垂直解決方案（或稱“錦囊”）是Cadence為幫助IC設(shè)計公司迅速建立設(shè)計架構(gòu)，并獲得更短、可預(yù)測性更高的設(shè)計周期而推出的，獨(dú)具特色的整套解決方案。“錦囊”通過與一個打包在平臺流程中經(jīng)過驗(yàn)證的方法學(xué)、授權(quán)標(biāo)準(zhǔn)IP相結(jié)合，用于解決特定的應(yīng)用設(shè)計問題。當(dāng)前，Cadence的“錦囊”重點(diǎn)在無線領(lǐng)域，以及有線網(wǎng)絡(luò)、個人娛樂領(lǐng)域，已有5個方案（包括RF SiP Methodology Kit、Functional Verification Kit for ARM、AMS Methodology Kit、Optimization Methodology Kit for ARM Processors、RF Design Methodology Kit）。 “Cadence有最完整的解決方案，能夠?yàn)榭蛻籼峁┤娴脑鲋担@是我們的優(yōu)勢。”居龍也進(jìn)一步解釋了小公司難成氣候，“今后幾年大公司就變成大者恒大，小公司生存空間非常小，頂多做出一個不錯的技術(shù)賣給大公司，不可能再會上市。” 系統(tǒng)功能驗(yàn)證、可制造性設(shè)計是未來成長空間 傳統(tǒng)EDA市場主要集中在RTL和GDS。如今，在EDA市場增長遭遇瓶頸的大環(huán)境下，業(yè)界都在探尋EDA新的成長空間。 居龍談到Cadence要把握兩個新的成長空間，這也是Cadence看到的客戶需求。 一方面，芯片和系統(tǒng)的結(jié)合越來越緊密，要把系統(tǒng)所有功能放到芯片上去，將面臨系統(tǒng)功能驗(yàn)證的挑戰(zhàn)，因而Cadence現(xiàn)在一個新的產(chǎn)品方向是提供系統(tǒng)功能驗(yàn)證的解決方案，使產(chǎn)品從規(guī)格設(shè)計到實(shí)現(xiàn)能很快實(shí)現(xiàn)。 另一方面是制造，IC設(shè)計完成后，但是否以很好的成本生產(chǎn)出來，以及跟fountry的結(jié)合是否夠密切，可制造性設(shè)計(DFM)也是未來發(fā)展方向。Cadence和PDF Solutions已就DFM架構(gòu)藍(lán)圖開發(fā)開始合作。 在中國市場，Cadence也正在與信息產(chǎn)業(yè)部就合作事宜進(jìn)行積極磋商。談到Cadence與中國政府在IP合作上的考慮，居龍稱：“Cadence希望與政府合作不是要賣IP，而是通過與政府政策帶動整個產(chǎn)業(yè)。我們的想法是：自己不賣IP，而是希望把國外IP帶進(jìn)來，國外IP公司要進(jìn)入中國，一方面他們擔(dān)心自己IP被侵權(quán)，另一方面怎樣幫助他們把IP真正利用起來，像MIPS、ARM吸引很多支持，能不能及如何進(jìn)行驗(yàn)證、集成。”他強(qiáng)調(diào)，IP不是獨(dú)立的，只有設(shè)計出真正的產(chǎn)品它才有價值，而像Intel真正有價值的IP也是不賣的。 |