另一個確定PCB的實(shí)際性能是否符合預(yù)期的重要方面需要通過增加去耦和旁路電容進(jìn)行控制。增加去耦電容器有助于減小PCB的電源與地平面之間的電感，并有助于控制PCB上各處的信號和IC的阻抗。旁路電容有助于為FPGA提供一個干凈的電源(提供一個電荷庫)。傳統(tǒng)規(guī)則是在方便PCB布線的任何地方都應(yīng)布置去耦電容，并且FPGA電源引腳的數(shù)量決定了去耦電容的數(shù)量。但是，F(xiàn)PGA的超高開關(guān)速度徹底打破了這種陳規(guī)。

         在典型的FPGA板設(shè)計(jì)中，最靠近電源的電容為負(fù)載的電流變化提供頻率補(bǔ)償。為了提供低頻濾波并防止電源電壓下降，要使用大的去耦電容。電壓下降是由于設(shè)計(jì)電路啟動時穩(wěn)壓器的響應(yīng)有所滯后。這種大電容通常是低頻響應(yīng)較好的電解電容，其頻率響應(yīng)范圍從直流到幾百kHz。

        每個FPGA輸出變化都要求對信號線充電和放電，這需要能量。旁路電容的功能是在寬頻率范圍內(nèi)提供局部能量存儲。另外，還需要串聯(lián)電感很小的小電容來為高頻瞬變提供高速電流。而反應(yīng)慢的大電容在高頻電容器能量消耗掉以后繼續(xù)提供電流。

         電源總線上大量的電流瞬變增加了FPGA設(shè)計(jì)的復(fù)雜性。這種電流瞬變通常與SSO/SSN有關(guān)。插入電感非常小的電容器將提供局部高頻能量，可用來消除電源總線上的開關(guān)電流噪聲。這種防止高頻電流進(jìn)入器件電源的去耦電容必須非�？拷麱PGA(小于1cm)。有時會將許多小電容并聯(lián)到一起作為器件的局部能量存儲，并快速響應(yīng)電流的變化需求。

        總的來說，去耦電容的布線應(yīng)該絕對的短，包括過孔中的垂直距離。即便是增加一點(diǎn)點(diǎn)也會增加導(dǎo)線的電感，從而降低去耦的效果。

                                                      圖3-典型的PCB疊層和設(shè)計(jì)要素(注意BGA焊盤要偏離于過孔)

其他技術(shù)

         隨著信號速度的提高，要在電路板上輕松地傳輸數(shù)據(jù)變得日益困難�？梢岳�用其他一些技術(shù)來進(jìn)一步提升PCB的性能。

         首先也是最明顯的方法就是簡單的器件布局。為最關(guān)鍵的連接設(shè)計(jì)最短和最直接的路徑已經(jīng)是常識了，但不要低估了這一點(diǎn)。既然最簡單的策略可以得到最好的效果，何必還要費(fèi)力去調(diào)整板上的信號呢？

         幾乎同樣簡要的方法是要考慮信號線的寬度。當(dāng)數(shù)據(jù)率高達(dá)622MHz甚至更高時，信號傳導(dǎo)的趨膚效應(yīng)變得越發(fā)突出。當(dāng)距離較長時，PCB上很細(xì)的走線(比如4個或5個mil)將對信號形成很大的衰減，就像一個沒有設(shè)計(jì)好的具有衰減的低通濾波器一樣，其衰減隨頻率增加而增加。背板越長，頻率越高，信號線的寬度應(yīng)越寬。對于長度大于20英寸的背板走線，線寬應(yīng)該達(dá)到10或12mil。

        通常， 板子上最關(guān)鍵的信號是時鐘信號。當(dāng)時鐘線設(shè)計(jì)得太長或不好的話，就會為下游放大抖動和偏移，尤其是速度增加的時候。應(yīng)該避免使用多個層來傳輸時鐘，并且不要在時鐘線上有過孔，因?yàn)檫^孔將增加阻抗變化和反射。如果必須用內(nèi)層來布設(shè)時鐘，那么上下層應(yīng)該使用地平面來減小延遲。當(dāng)設(shè)計(jì)采用FPGA PLL時，電源平面上的噪聲會增加PLL抖動。如果這一點(diǎn)很關(guān)鍵，可以為PLL創(chuàng)建一個“電源島”，這種島可以利用金屬平面中的較厚蝕刻來實(shí)現(xiàn)PLL模擬電源和數(shù)字電源的隔離。

        對于速率超過2Gbps的信號，必須考慮成本更高的解決方案。在這么高的頻率下，背板厚度和過孔設(shè)計(jì)對信號的完整性影響很大。背板厚度不超過0.200英寸時效果較好。當(dāng)PCB上為高速信號時，層數(shù)應(yīng)盡可能少，這樣可以限制過孔的數(shù)量。在厚板中，連接信號層的過孔較長，將形成信號路徑上的傳輸線分支。采用埋孔可以解決該問題，但制造成本很高。另一種選擇是選用低耗損的介電材料，例如Rogers 4350, GETEK或ARLON。這些材料與FR4材料相比其成本可能接近翻倍，但有時這是唯一的選擇。

        還有其他一些用于FPGA的設(shè)計(jì)技術(shù)，它們可以提供I/O位置的一些選擇。在關(guān)鍵的高速SERDES設(shè)計(jì)中，可以通過保留(但不用)相鄰的I/O引腳來隔離SERDES I/O。例如，相對于SERDES Rx和Tx, VCCRX# 和 VCCTX#以及球位置，可以保留3x3 或5x5 BGA 球區(qū)域�；蛘呷绻�可能的話，可以保留靠近SERDES的整個I/O組。如果設(shè)計(jì)中沒有I/O限制，這些技術(shù)能夠帶來好處，而且不會增加成本。

        最后，也是最好的方法之一是參考FPGA制造商提供的參考板。絕大部分制造商會提供參考板的源版圖信息，雖然由于私有信息問題可能需要特別申請。這些電路板通常包含標(biāo)準(zhǔn)的高速I/O接口，因?yàn)镕PGA制造商在表征和認(rèn)證他們的器件時需要用到這些接口。不過要記住，這些電路板通常是為多種用途設(shè)計(jì)的，不見得與特定的設(shè)計(jì)需求剛好匹配。雖然這樣， 它們?nèi)钥梢宰鳛閯?chuàng)建解決方案的起點(diǎn)。

本文小結(jié)

        當(dāng)然，本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計(jì)投入大量時間和精力之前搞清楚目標(biāo)是什么。一旦完成了版圖設(shè)計(jì)，重新設(shè)計(jì)就會耗費(fèi)大量的時間和金錢，即便是對走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實(shí)際需求的設(shè)計(jì)來。原理圖設(shè)計(jì)師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負(fù)起責(zé)任。