如定時(shí)框圖所示，所有16位數(shù)據(jù)均在每個(gè)時(shí)鐘周期上順次傳遞，而片選控制線（chip select line)則呈現(xiàn)低電平。 現(xiàn)在，我們來看看在NI LabVIEW FPGA中，如何通過智能DAQ硬件上的3條數(shù)字線進(jìn)行此類編程。
圖16. 16位SPI通信程序框圖
圖16中，外部While循環(huán)確保了所有代碼均能連續(xù)執(zhí)行，而寫入布爾輸入控件則通過條件結(jié)構(gòu)啟動(dòng)著數(shù)據(jù)傳遞。 順序結(jié)構(gòu)中的第一框架將片選控制線（chip select line)設(shè)置為低電平，之后由中間框架寫入數(shù)據(jù)位并將時(shí)鐘線切換16次。 最終，第三順序框?qū)⑵x控制線（chip select line)設(shè)置回TRUE狀態(tài)，并將數(shù)據(jù)線重置為默認(rèn)的FALSE狀態(tài)。 這一簡單范例只是借助智能DAQ進(jìn)行數(shù)字通信時(shí)的一項(xiàng)內(nèi)容。 用戶若想應(yīng)用數(shù)字握手，便需為ACK（備用）和REQ（暫停）線準(zhǔn)備2路通道，其中一路通道面向并行運(yùn)作的時(shí)鐘信號(hào)和數(shù)據(jù)線。
數(shù)字線會(huì)時(shí)常抖動(dòng)，在使用機(jī)電接觸時(shí)更是如此，然而用戶可通過NI LabVIEW FPGA，選擇不同方式，在數(shù)字輸入線上添加去抖動(dòng)濾波器。 在消除狀態(tài)的錯(cuò)誤改動(dòng)時(shí)，數(shù)字去抖動(dòng)濾波器確保數(shù)值的變化能夠保持一段最短的時(shí)間，因而規(guī)避了因抖動(dòng)引發(fā)的錯(cuò)誤讀取。 圖17展現(xiàn)了如何通過智能DAQ實(shí)現(xiàn)此項(xiàng)功能的內(nèi)容。
圖17. 智能DAQ硬件上的數(shù)字濾波器程序框圖
數(shù)據(jù)傳輸方式
配備NI-DAQmx驅(qū)動(dòng)程序的傳統(tǒng)多功能DAQ和智能DAQ之間的最大差異在于：數(shù)據(jù)傳輸?shù)膱?zhí)行方式。 NI-DAQmx驅(qū)動(dòng)程序?qū)⒊袚?dān)由設(shè)備至主機(jī)的各項(xiàng)傳輸任務(wù)，此項(xiàng)操作中NI LabVIWE FPGA會(huì)對(duì)基于FPGA的所有板載硬件進(jìn)行編程。 用戶可通過多種途徑緩沖設(shè)備上的板載數(shù)據(jù)，并使用不同方式（如：DMA通道或中斷請(qǐng)求）傳輸數(shù)據(jù)。
NI LabVIEW FPGA中的FIFO緩沖區(qū)在LabVIEW項(xiàng)目瀏覽器中接受配置，并能借助板載內(nèi)存或硬件邏輯獲得運(yùn)行。 圖18顯示了如何經(jīng)由項(xiàng)目瀏覽器，在板載塊存儲(chǔ)器中配置整數(shù)的FIFO緩沖區(qū)。
圖18. NI LabVIEW FPGA中的FIFO配置
FIFO一經(jīng)創(chuàng)建，便能用于NI LabVIEW FPGA程序框圖上多個(gè)循環(huán)之間的數(shù)據(jù)傳遞。 圖19中的范例顯示：數(shù)據(jù)先被寫入左側(cè)循環(huán)中的FIFO，并隨即從右側(cè)循環(huán)中的FIFO被讀出。
圖19. 通過FIFO和多循環(huán)實(shí)現(xiàn)的NI LabVIEW FPGA程序框圖
同樣通過LabVIEW FPGA FIFO獲得應(yīng)用的直接存儲(chǔ)器訪問(DMA)通道，在項(xiàng)目瀏覽器中接受了類似的配置。
圖20. NI LabVIEW FPGA中的DMA FIFO配置
圖21. 通過DMA FIFO和位組裝實(shí)現(xiàn)的NI LabVIEW FPGA程序框圖
所有的DMA FIFO數(shù)據(jù)傳輸寬度均為32位；因此，當(dāng)其傳遞源自16位模擬輸入通道的數(shù)據(jù)時(shí)，往往能夠合并2路通道或2個(gè)樣本上的數(shù)據(jù)再進(jìn)行傳輸，從而提高帶寬使用率。 這即是圖21所展現(xiàn)的位組裝。當(dāng)數(shù)據(jù)被直接傳遞到主控計(jì)算機(jī)的內(nèi)存后，便可通過在Windows環(huán)境下運(yùn)行的NI LabVIEW主接口函數(shù)接受讀取（圖22）。
圖22. 通過DMA FIFO讀取和位拆裝實(shí)現(xiàn)的主接口代碼
如圖22所示，主接口程序框圖引用FPGA終端VI，然后使用While循環(huán)連續(xù)讀取DMA FIFO。 32位的數(shù)據(jù)被分解為2路16位通道，在波形圖表上接受采樣和繪制。 主接口VI還能對(duì)FPGA VI前面板上的各類顯示控件和輸入控件進(jìn)行讀寫操作；在這種情況下，“停止按鈕”輸入控件也被寫入。
結(jié)論
盡管DAQ-STC2等固定ASIC能夠滿足數(shù)據(jù)采集的大多數(shù)需求，然而，唯有借助智能DAQ中基于可重新配置FPGA的I/O定時(shí)和控制，方能實(shí)現(xiàn)高度靈活性和完全定制。 借助NI LabVIEW FPGA，觸發(fā)和同步任務(wù)獲得了簡化，因?yàn)橥ㄟ^繪制圖形化程序框圖即可充分滿足用戶需求；借助獨(dú)立的模擬和數(shù)字I/O線，智能DAQ可利用FPGA提供的實(shí)際并行。 R系列智能DAQ設(shè)備已經(jīng)針對(duì)多速率采樣、自定義計(jì)數(shù)器操作和頻率高達(dá)40 MHz的板載決策，為多功能數(shù)據(jù)采集進(jìn)行了各項(xiàng)可能的修繕。