由Taray公司開發(fā)，Cadencer的客戶可通過原始設(shè)備供應(yīng)商（OEM）協(xié)議獲得，這一獨(dú)一無二的聯(lián)合解決方案提供了優(yōu)化的correct-by-constructionFPGA引腳分配，它可使PCB布線過程中減少引腳優(yōu)化迭代次數(shù)，同時(shí)減少將FPGA整合PCB設(shè)計(jì)所需的層數(shù)。Allegro FPGA System Planner通過FPGA引腳自動(dòng)分配，還縮短了公司應(yīng)用FPGA在PCB系統(tǒng)上模擬ASIC的時(shí)間。
“我嘗試了其它承諾簡(jiǎn)化FPGA I/O復(fù)雜性問題的工具，但沒有一個(gè)有象Taray公司這樣的解決方法，”Harris公司GCSD信號(hào)完整TMT負(fù)責(zé)人Roberto Cordero說道，“Taray公司的FPGA I/O綜合技術(shù)是惟一一個(gè)能讓我們?cè)谙到y(tǒng)級(jí)輸入我們的設(shè)計(jì)意圖的，它完全自動(dòng)將引腳分配一次整合到多個(gè)FPGA中。Taray公司的技術(shù)將成為Cadence公司產(chǎn)品一個(gè)強(qiáng)有力的組合。”
對(duì)于日益增長(zhǎng)的數(shù)據(jù)吞吐量以及越來越多的功能，其產(chǎn)品導(dǎo)致大量引腳數(shù)的FPGA具有具有高速IO的需求。這些FPGAs還具有更高級(jí)的存儲(chǔ)器接口、更低的功耗，從而解決客戶對(duì)開發(fā)更加“綠色”的產(chǎn)品需要。使用這種更大容量、更多功能和先進(jìn)高速接口的FPGA，在PCB系統(tǒng)中、以及在PCB上使用FPGA進(jìn)行ASIC.模擬的數(shù)目正在增加。 Cadence公司OrCAD和Allegro FPGA System Planner面向那些將FPGA用于PCB系統(tǒng)而面臨挑戰(zhàn)的系統(tǒng)公司和IC公司。
“現(xiàn)成的多FPGA原型板并不總是能滿足設(shè)計(jì)師的要求，”Xilinx公司硅硬件與應(yīng)用資深總監(jiān)Ed McGettigan說道，“使用這種FPGA I/O綜合技術(shù)，設(shè)計(jì)者可創(chuàng)造出一個(gè)新的原型系統(tǒng)，同時(shí)比使用標(biāo)準(zhǔn)的引腳優(yōu)化手工方式快得多的時(shí)間找出多種互聯(lián)與組件的設(shè)計(jì)方法。”
該技術(shù)在一系列可擴(kuò)展解決方案中均可獲得，從OrCAD FPGA System Planner到Allegro FPGA System Planner L, XL 以及GXL，并與OrCAD Capture, OrCAD PCB Designer，Allegro Design Entry HDL 和 Allegro PCB Design產(chǎn)品緊密整合。FPGA System Planner縮減了將FPGA整合到PCB的時(shí)間，通過FPGA資源的最佳化使用，增強(qiáng)了FPGA的性能，并通過減少密集布局、復(fù)雜和大量引腳數(shù)的 FPGA所需的PCB層數(shù)從而降低了PCB的生產(chǎn)成本。
“Cadence 公司的FPGA System Planner一個(gè)創(chuàng)新的解決方案，面向那些面臨將現(xiàn)今大量引腳數(shù)目、復(fù)雜的FPGA整合到PCB設(shè)計(jì)流程挑戰(zhàn)的設(shè)計(jì)團(tuán)隊(duì)”Cadence公司副總栽Charlie Giorgetti,說道，“這正是我們的客戶期待從我們這里獲得的能夠縮短PCB上有大量引腳數(shù)目的FPGA的設(shè)計(jì)周期并降低管理風(fēng)險(xiǎn)的那種技術(shù)、自動(dòng)化和創(chuàng)新。